HPCチップパッケージングテクノロジーについて、TSMCは2019年6月にVLSI Technology and Circuits Symposium（2019SymposiaonVLSITechnologies& Circuits）で新しい最新のSoIC（SystemonIntegratedChips）3Dパッケージングテクノロジーペーパーを提案しました。バンプの密度により、CPU / GPUプロセッサとメモリ間の全体的な動作速度が向上します。
全体として、SoICパッケージングテクノロジーを介して、およびInFO（統合ファンアウト）およびCoWoS（Chipon Waferonサブストレート）のバックエンドでのTSMCの高度なパッケージングの新しいソリューションとして、拡張を続けることが期待されます。
3Dパッケージングにより、垂直スタッキングおよびミニチュアボリューム法でHPCの生産性が向上します
半導体開発技術のブレークスルーとコンポーネントサイズの縮小により、HPCチップパッケージの開発では、パッケージに必要な量とチップ性能の改善を考慮する必要があります。したがって、HPCチップパッケージング技術の将来の開発動向は、既存のファンアウトタイプに追加されます。ウェーハレベルパッケージ（FOWLP）および2.5Dパッケージに加えて、より困難な3Dパッケージング技術の開発が目標となります。
いわゆる3Dパッケージング技術は、主にAIのHPCチップの計算速度と機能を向上させることで、HBMの高帯域幅メモリとCPU / GPU / FPGA / NPUプロセッサをハイエンドTSV（Siliary Perforation）技術と統合しようとしています。同時に、2つは垂直に積み重ねられ、互いの伝送経路を短縮し、処理と動作速度を高速化し、HPCチップ全体の作業効率を向上させます。
TSMCとIntelは3Dパッケージングを積極的に導入しており、OEMパッケージングとテスト工場がフォローアップすることになります
現在の3Dパッケージング技術によると、HPCチップのプロセッサとメモリは垂直にスタックする必要があるため、開発コストは他の2つのパッケージ技術（FOWLP、2.5Dパッケージ）よりもはるかに高く、プロセスの難易度はより複雑です。 。最終製品の歩留まりは低い。
現在、3Dパッケージング技術の最新の成果が発表されています。この段階では、半導体OEM製造リーダーに加えて、TSMCが最も活発です。 2020年にSoICやWoW（WaferonWafer）、IDM OEM Intelなどの3Dパッケージング技術を導入する予定であると発表しました。また、Foverosの3Dパッケージングコンセプトも提案しています。これは、2019年後半に後続のプロセッサとHPCチップのパッケージング市場に直面する予定です。
半導体ファウンドリメーカーとIDM工場は、3Dパッケージング技術の研究開発リソースに引き続き投資しているため、3Dパッケージングとテスト技術の別の波をリードするでしょう。 OEMのパッケージングおよびテスト工場（ASE、Amkorなど）も努力を強化すると考えられています。このウェーブ3Dパッケージング技術の開発動向。