このような背景から、今度の VLSI シンポジウムは、高度なプロセス技術におけるインテルと TSMC の間の競争の主要な舞台となっています。TSMCはこのイベントで2nmクラスのA16オングストロームCMOS技術を発表すると予想されている。このプロセスでは、ゲートオールアラウンド (GAA) トランジスタが使用され、新しい「スーパー パワー レール」 (SPR) 設計による裏面電力供給が導入されています。
Intelはすでに、18A-Pプロセスの中核となる詳細の一部を明らかにしている。メディアの報道によると、ライブラリーの高さや接触ポリピッチなどの 18A ～ P の主要な構造パラメータは、ベースライン 18A プロセスと同じままです。主なアップグレードは、トランジスタレベルのチューニングと電圧の最適化に焦点を当てています。VT BT ペア オプションの数が 18A の 4 つから 5 つ以上に拡張され、超低しきい値電圧 (ULVT) と低しきい値電圧 (LVT) の間に新しいロジックしきい値電圧が追加されました。
18A-P プロセスは、プロセス変動制御と熱効率も改善し、低電力および高性能の目標をサポートします。これらの改善は、Apple や他のファブレス チップ設計者がこの技術に大きな関心を示している理由の 1 つです。これらの性能向上を達成するために、インテルは、強化されたコンタクト高性能トランジスタと最適化された低電力デバイスを含む、ゲートオールラウンドアーキテクチャに基づく新しいリボンFETバリアントを導入し、より優れた性能とエネルギー効率を実現するためのデバイス基盤を強化しました。
Intelはまた、パフォーマンスの一貫性を向上させ、ばらつきを減らすことを目的として、18A-Pプロセスのスキューコーナーを30％縮小したと述べた。スキューコーナーとは、同じプロセスノード内のトランジスタの性能と電力特性の違いを指します。半導体製造がより積極的なノードに進むにつれて、トランジスタの動作はますます不均一になり、ばらつきの制御が大きな課題となっています。
18A プロセスに基づくインテルの最初の製品である Panther Lake は、2025 年末までに量産に入ったと伝えられています。同社は 18A 由来のプロセス技術を段階的に展開する予定で、18A-P は 2026 年に登場する予定で、さらにアップグレードされた 18A-PT プロセスは 2028 年に予定されています。
一方、TSMCは、スーパーパワーレール技術に基づく同社初のノードであるA16プロセスのデビューの準備を進めている。このプロセスは、6月14日から18日に予定されているVLSIシンポジウムで正式に発表される予定だ。TSMCによると、性能が強化されたN2Pノードと比較して、A16は同じ電力で8％から10％の性能向上を実現し、同じ性能で消費電力を15％から20％削減し、チップ密度をさらに8％から10％向上させることができるという。
TSMC は、2026 年の第 4 四半期に A16 の量産を開始する予定です。業界の噂では、Nvidia のファインマン チップがこのプロセスを採用する最初の製品になる可能性があることが広く示唆されています。サプライチェーン情報源によると、A16 は CoWoS-L および SoIC の高度なパッケージング技術と組み合わされ、レチクル サイズの最大 9.5 倍のシステム拡張が可能になります。このプロセスは主にハイ パフォーマンス コンピューティング (HPC) ワークロードを対象としています。